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在使用FPGA做數(shù)字電路設(shè)計的流程中，綜合是其中非常重要的一個步驟。同樣的設(shè)計源代碼，無論是VHDL或Verilog HDL，采用不同的綜合工具綜合會產(chǎn)生不同的結(jié)果。 通過使用LeonardoSpectrum Level 3，Synplify 6.0 以及 Synopsys Express 3.4三種綜合工具對大小兩類設(shè)計進行綜合，并將綜合得的網(wǎng)表送Quartus布局布線，分析兩個步驟的結(jié)果后得到如下結(jié)論： 1．針對較小的設(shè)計（1000 LCs以下），三者綜合后的結(jié)果是最高頻率差別較大，但經(jīng)過Quartus布局布線后的結(jié)果差別并不太大； 2．針對較大的設(shè)計（1000 LCs 以上），三者綜合后的結(jié)果是最高頻率差別較大，經(jīng)過Quartus布局布線后的結(jié)果差別較大。 下表為結(jié)果數(shù)據(jù)： 根據(jù)上述的分析，無論對較大的或是較小的設(shè)計，采用LeonardoSpectrum Level 3綜合的結(jié)果最好，相應(yīng)進行布局布線的結(jié)果也最好。 另，使用LeonardoSpectrum Level 3時，某些選項的設(shè)置需要注意： 1．在選擇綜合策略時，選擇Hierachy會提高綜合后的速度； 2．在指定好器件后，在窗口Technology?Technology Setting?Wire中選擇apex20e_lab_default會得到最好的綜合結(jié)果； 3．在窗口Optimize?Advanced Settings中，不可選擇 “Do not use wire delay during delay calculations”和 “Break combinational loops statically during timing analysis”兩項。 |
