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臺積電日前已經宣布順利在其開放創新平臺建構完成其28nm制程設計生態環境，不過更令我們感興趣的是他們同時還宣布將在即將于加州召開的設計自動化會議（Design Automation Conference (DAC) ）上，首度對外展示其20nm節點制程將采用的“透明式雙重成像”（Transparent Double Patterning）技術。該技術將是臺積電20nm節點制程技術的重要組成部分。 臺積電表示，自20nm節點起，金屬線層的節距尺寸將超過現有光刻方案的分辨率極限，因此必須啟用雙重成像技術。 按臺積電的說法，其透明式雙重成像技術可以在無需對現有系統/芯片設計方法進行變動的條件下將產品遷移到20nm節點。目前臺積電已經在與EDA軟件廠商探討如何將透明式雙重成像技術內嵌到EDA廠商的商用設計軟件中去。 回想2009年初，臺積電曾表示其啟動20nm制程節點時EUV/電子束光刻等次世代光刻技術可能尚未成熟，因此屆時他們計劃啟用193nm液浸式光刻機+雙重成像技術。當時臺積電負責光刻技術的高管林本堅曾表示，他更傾向于使用僅需進行單次蝕刻的LLE(Litho-Litho-Etch)型雙重成像技術，而非目常見的LELE（Litho-Etch-Litho-Etch）/SADP型雙重成像技術。 LLE技術使用成分不同的雙層光阻膠，采用兩次曝光+單次蝕刻的方法來實現雙重成像；相比之下LELE技術則采用硬掩模層隔開兩層成分相同的光阻膠，采用兩次曝光+兩次蝕刻（分別蝕刻兩層光阻膠及硬掩模）的方法來實現雙重成像。 LLE技術的優勢之一是成本方面可能比LELE方案更加優越，不過09年時LLE技術還并不成熟。目前我們還不清楚臺積電這次將展示的透明式雙重成像技術是否就是基于LLE技術，答案恐怕只有在DAC會議召開時才能揭曉了。 另外，臺積電現在宣布20nm節點制程采用193nm液浸式光刻+雙重成像技術，那么這是否意味著他們在20nm節點不會啟用EUV呢，恐怕未必？如果細心閱讀上面的報道，你會發現臺積電所說的透明式雙重成像技術是為了提升“金屬線節距”的分辨率而開發的，那么屆時比金屬線層更加關鍵的多晶硅層會采用什么光刻技術？ 況且，我們都知道臺積電計劃在14nm節點轉向Finfet架構晶體管，而且臺積電曾經表示過193nm液浸式光刻技術將在15nm節點左右遭遇極限，那么如果20nm節點還不使用EUV等次世代光刻技術，難道他們準備在14nm制程節點同時啟用Finfet和EUV兩項重要技術？一般認為在某一制程節點同時啟用兩種重大技術的風險是非常大的。 |
