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FPGA/CPLD文章列表

FPGA廠商之間的博弈

FPGA市場(chǎng)早在90年代后期就經(jīng)過(guò)了一番激烈整合,許多業(yè)者不是退出PLD市場(chǎng),就是出售其PLD業(yè)務(wù)部門(mén),或?qū)LD業(yè)務(wù)部門(mén)分立成獨(dú)立公司,或進(jìn)行購(gòu)并等。時(shí)至今日,F(xiàn)PGA市場(chǎng)的主要業(yè)者僅剩數(shù)家,包括A ...
2010年09月26日 14:19   |  
FPGA   博弈   廠商  

FPGA邏輯設(shè)計(jì)注意事項(xiàng)列表

這是一個(gè)在邏輯設(shè)計(jì)中注意事項(xiàng)列表,由此引起的錯(cuò)誤常使得設(shè)計(jì)不可靠或速度較慢,為了提高設(shè)計(jì)性能和提高速度的可靠性,必須確定設(shè)計(jì)通過(guò)所有的這些檢查。 可靠性 1. 為時(shí)鐘信號(hào)選用全 ...
2010年09月26日 14:13   |  
FPGA   邏輯設(shè)計(jì)   注意事項(xiàng)  

Stratix III FPGA與Xilinx Virtex-5:體系結(jié)構(gòu)和性能對(duì)比

按照摩爾定律,隨著工藝尺寸的降低,性能和密度在不斷提高,但是卻很難控制好功耗,難以跟上摩爾定律的預(yù)期。為了能夠使系統(tǒng)級(jí)功耗保持在最低水平上,65nm Altera Stratix III FPGA采用了多種工 ...
2010年09月26日 14:01   |  
FPGA   Stratix   Virtex   Xilinx  

FPGA應(yīng)用設(shè)計(jì)中一種嶄新的硬宏開(kāi)發(fā)流程

在現(xiàn)今應(yīng)用FPGA進(jìn)行芯片電路設(shè)計(jì)的領(lǐng)域,已經(jīng)使用HDL語(yǔ)言以及擁有強(qiáng)大功能的邏輯綜合工具來(lái)進(jìn)行設(shè)計(jì)。同時(shí),高速電路也越來(lái)越被普遍使用,這一趨勢(shì)使得芯片設(shè)計(jì)工程師把眼光越來(lái)越多的投向?qū)?...
2010年09月25日 23:45   |  
FPGA   開(kāi)發(fā)流程   應(yīng)用設(shè)計(jì)   硬宏  

Verilog HDL的歷史及設(shè)計(jì)流程

歷史 Verilog HDL 是硬件描述語(yǔ)言的一種,用于數(shù)字電子系統(tǒng)設(shè)計(jì)。該語(yǔ)言是 1983 年由 GDA ( GateWay Design Automation )公司的 Phil Moorby 首創(chuàng)的。 Phil Moorby 后來(lái)成為 Verilog - X ...
2010年09月25日 23:42   |  
HDL   verilog   歷史   流程  

VHDL設(shè)計(jì)MOORE型有限狀態(tài)機(jī)時(shí)速度問(wèn)題的探討

1 引言 隨著微電子技術(shù)的迅速發(fā)展,人們對(duì)數(shù)字系統(tǒng)的需求也在提高。不僅要有完善的功能,而且對(duì)速度也提出了很高的要求。對(duì)于大部分?jǐn)?shù)字系統(tǒng),都可以劃分為控制單元和數(shù)據(jù)單元兩個(gè)組成部分 ...
2010年09月25日 23:39   |  
Moore   VHDL   速度   狀態(tài)機(jī)  

FPGA門(mén)數(shù)計(jì)算方法

FPGA等效門(mén)數(shù)的計(jì)算方法有兩種: 1. 把 FPGA基本單元,(如 LUT+FF,ESB/BRAM)和實(shí)現(xiàn)相同功能的標(biāo)準(zhǔn)門(mén)陣列比較,門(mén)陣列中包含的門(mén)數(shù)即為該 FPGA 基本單元的等效門(mén)數(shù), 然后乘以基本單元和數(shù)目 ...
2010年09月25日 23:31   |  
FPGA   計(jì)算方法   門(mén)數(shù)  

FPGA 綜合工具比較

在使用FPGA做數(shù)字電路設(shè)計(jì)的流程中,綜合是其中非常重要的一個(gè)步驟。同樣的設(shè)計(jì)源代碼,無(wú)論是VHDL或Verilog HDL,采用不同的綜合工具綜合會(huì)產(chǎn)生不同的結(jié)果。 通過(guò)使用LeonardoSpectrum Lev ...
2010年09月25日 23:24   |  
FPGA   工具  

FPGA設(shè)計(jì)的驗(yàn)證技術(shù)及應(yīng)用原則

隨著FPGA器件體積和復(fù)雜性的不斷增加,設(shè)計(jì)工程師越來(lái)越需要有效的驗(yàn)證方。時(shí)序仿真可以是一種能發(fā)現(xiàn)最多問(wèn)題的驗(yàn)證方法,但對(duì)許多設(shè)計(jì)來(lái)說(shuō),它常常是最困難和費(fèi)時(shí)的方法之一。過(guò)去,采用標(biāo)準(zhǔn)臺(tái) ...
2010年09月25日 23:19   |  
FPGA   驗(yàn)證技術(shù)   應(yīng)用原則  

混合信號(hào)FPGA的智能型驗(yàn)證流程

為了因應(yīng)市場(chǎng)對(duì)于較高性能、較小的系統(tǒng)尺寸及降低成本和電源的需求,系統(tǒng)設(shè)計(jì)者正將較高層級(jí)的混合信號(hào)功能整合在他們的系統(tǒng)單芯片(SoC)設(shè)計(jì)中。隨著這些SoC設(shè)計(jì)上的混合信號(hào)組件數(shù)量增加了, ...
2010年09月25日 23:16   |  
FPGA   混合信號(hào)   驗(yàn)證流程  

基于ARM和FPGA的全彩獨(dú)立視頻LED系統(tǒng)

1 引 言 目前顯示屏按數(shù)據(jù)的傳輸方式主要有兩類(lèi):一類(lèi)是采用與計(jì)算機(jī)顯示同一內(nèi)容的實(shí)時(shí)視頻屏;另一類(lèi)為通過(guò)USB、以太網(wǎng)等通信手段把顯示內(nèi)容發(fā)給顯示屏的獨(dú)立視頻源顯示屏,若采用無(wú)線通 ...
2010年09月25日 22:13   |  
arm   FPGA   LED   控制器  

利用CPLD降低處理器功耗

利用 CPLD 卸載系統(tǒng)微處理器的操作任務(wù),可延長(zhǎng)處理器節(jié)電模式,從而顯著降低功耗 如今,降低總體系統(tǒng)功耗是設(shè)計(jì)便攜式手持電子設(shè)備的最關(guān)鍵因素之一。消費(fèi)者期望值的日益增長(zhǎng)也就要求便攜 ...
2010年09月25日 11:41   |  
CPLD   處理器   功耗  

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