下面我們進(jìn)入正題，今天我們講時(shí)序 　　一、從靜態(tài)時(shí)序分析說起 　　我理解的靜態(tài)時(shí)序分析，就是我們?cè)诓患蛹��?lì)的情況下，通過對(duì)電路進(jìn)行時(shí)序的延遲計(jì)算，預(yù)計(jì)電路的工作流程，對(duì)電路提出 ...

　　在我們的電子系統(tǒng)中，當(dāng)需要用到大量的按鍵輸入時(shí)，普通的獨(dú)立按鍵和矩陣鍵盤已經(jīng)無法滿足我們的輸入需求，這個(gè)時(shí)候，我們需要使用一種功能更加強(qiáng)大的鍵盤，來幫助我們輸入更多的信息。在pc ...

　　今天我們來講的是SDRAM的架構(gòu)以及設(shè)計(jì)，這也是小墨第一次接觸架構(gòu)，也談不上給大家講，就是把我理解的當(dāng)做一個(gè)筆記分享給大家，有什么錯(cuò)誤也請(qǐng)積極指正，畢竟我也是沒有老師教，也是自己摸 ...

　　其實(shí)說實(shí)話這一個(gè)月來也沒怎么看新知識(shí)，大體梳理了一下以前學(xué)過的知識(shí)，回顧了一下SOPC的學(xué)習(xí)。對(duì)于SOPC的學(xué)習(xí)我打算暫時(shí)先放一放，因?yàn)榍懊孢�有一個(gè)要寫的沒有完成，也是一直以來無法寫起 ...

　　本實(shí)驗(yàn)中，我們使用FPGA來驅(qū)動(dòng)了一片DAC芯片TLC5620，該芯片的特性如下所示： 　　TLC5620特性： 　　4路8位電壓輸出; 　　單電源5V供電; 　　串行接口; 　　參考電壓輸入高阻; 　　 ...

　　深亞微米時(shí)代，傳統(tǒng)材料、結(jié)構(gòu)乃至工藝都在趨于極限狀態(tài)，摩爾定律也已有些捉襟見肘。而步入深亞納米時(shí)代，晶體管的尺寸就將接近單個(gè)原子，無法再往下縮減。傳統(tǒng)ASIC和ASSP設(shè)計(jì)不可避免地遭 ...

　　并口是什么?回答這個(gè)問題，其實(shí)真的很讓人“狂汗”，身為工科男，計(jì)算機(jī)背后的那些接口都沒摸清門道，情何以堪啊!不過，本著掃盲的態(tài)度，我們還是勉為其難的再?gòu)?qiáng)調(diào)一下USB和并口的區(qū)別吧， ...

　　今天帶大家來設(shè)計(jì)一個(gè)自定義的IP核，我們從最基本的做起，包括datasheet 的理解，設(shè)計(jì)的整體框架，AD轉(zhuǎn)換代碼的編寫，仿真，Avalon-MM總線接口的編寫，硬件系統(tǒng)還是基于上次的硬件系統(tǒng)，不 ...

Xilinx FPGA入門連載50：FPGA片內(nèi)RAM實(shí)例之chipscope在線調(diào)試特權(quán)同學(xué)，版權(quán)所有配套例程和更多資料下載鏈接：http://pan.baidu.com/s/1jGjAhEm 1 FPGA在線配置 連接好下載線，給SP6開 ...

最近接了一個(gè)項(xiàng)目吧，是我們學(xué)校物理院院長(zhǎng)帶的研究生搞的，小墨有幸跟他們合作，負(fù)責(zé)FPGA方面的工作，完成后據(jù)說還會(huì)申請(qǐng)國(guó)家專利，具體到什么時(shí)候完成，那可能就是猴年馬月了，或者說我已經(jīng)不 ...

　　以上為小梅哥為了對(duì)特權(quán)同學(xué)的串口收發(fā)模塊進(jìn)行測(cè)試所展開的部分工作，到這里，仿真測(cè)試所需要的準(zhǔn)備工作我們就做好了，接下來將實(shí)際進(jìn)行仿真，通過仿真來分析該模塊的性能。 　　這里極力 ...

大家好，這幾天在各個(gè)論壇上，經(jīng)常就有人在向我咨詢基于FPGA的串口通信代碼，大部分都是在網(wǎng)上下載一個(gè)現(xiàn)成的代碼，但是在使用中就遇到了各種問題，于是就發(fā)到了論壇上來求助。在閱讀了他們的代 ...